ПЛИС компоненты 57 Организация синхронных буферов FIFO с унифицированным интерфейсом, построенных на регистрах общего назначения в объеме микросхем программируемой логики Николай БОРИСЕНКО fpga-mechanic@rambler.ru В статье рассмотрена организация универсальных моделей блоков памяти с организацией FIFO, синтезируемых в базисах элементов преобладающего большинства семейств ПЛИС различных производителей. <...> Приведены конфигурации синхронных блоков FIFO, имеющих различную информационную емкость и внутреннюю организацию, представляющие интерес с позиций масштабируемости и взаимозаменяемости. приложений, разработчики проектов конфигурации ПЛИС могут столкнуться с необходимостью описания моделей, не зависящих от средств проектирования и элементной базы. <...> В описываемых в статье моделях использован унифицированный синхронный интерфейс, ранее рассмотренный в [1, 2]. <...> Любой буфер типа FIFO имеет возможности записи и чтения данных, а также отображения состояний пустоты и заполнения всех ячеек внутренней памяти. <...> В связи с этим интерфейс буфера FIFO содержит две группы сигналов: • порт записи данных (далее — порт записи); • порт чтения данных (далее — порт чтения). <...> Оба порта функционируют по единому протоколу, при этом порт записи является приемником данных, а порт чтения — источником данных. <...> Состав сигналов унифицированного интерфейса синхронного буфера FIFO показан на рис. <...> Унифицированный интерфейс FIFO включает четыре группы сигналов. <...> Первая группа представлена системными сигналами синхронизации — CLK и начальной установки — RST. <...> Вторая группа состоит из сигнала разрешения записи WREN (Write Enable), входа данных на запись W_DATA и выхода флага полноты буфера — FULL. <...> Третья группа содержит выходные сигналы AMNT, отражающие в двоичном коде количество слов данных, хранящихся в буфере. <...> На вход NEXT_DATA подается сигнал запроса выдачи очередного слова данных на выход R_DATA. <...> Унифицированный интерфейс синхронного буфера FIFO цессы записи и считывания <...>