96 проектирование схемотехника Организация масштабируемого блока управления синхронным буфером FIFO с унифицированным интерфейсом Николай БОРИСЕНКО fpga-mechanic@rambler.ru В статье описано решение задачи, предусматривающей построение универсальной модели тракта управления буфером памяти типа FIFO. <...> Предложена классификация типов внутренней двухпортовой памяти ПЛИС по принципу реализации операции чтения. <...> Приведены синтезируемые модели трактов управления буфером FIFO для двух типов двухпортовой памяти, имеющие конфигурируемые параметры ширины тракта данных и емкости. <...> Рассмотрено тестовое окружение для верификации синтезируемых моделей буфера FIFO. блока памяти кристалла ПЛИС или соответствующего библиотечного элемента при проектировании СБИС. <...> Такой блок памяти представляет собой технологический примитив и подключается в виде черного ящика (Black box) к синтезируемой модели, описанной на языках VHDL или Verilog. <...> Внутренняя организация блока памяти обычно не описывается разработчиком и представляет собой готовую часть кристалла ПЛИС или топологию для СБИС. <...> Если эта модель представляет интерес с позиций реализуемости в базисах элементов различной элементной базы, непосредственное подключение блока памяти в виде черного ящика потребует адаптации HDLкода под каждую отдельную библиотеку. <...> Буфер памяти FIFO является универсальным блоком, используемым во многих вычислительных и коммуникационных устройствах, а потому часто возникает необходимость синтеза одной модели FIFO в базисах элементов различных производителей ПЛИС. <...> Для унификации буфера FIFO относительно применяемых технологических элементов памяти предлагается разделить модель на блок управления и блок памяти. <...> Блок памяти вынесен на модуль верхнего уровня иерархии проекта, в составе которого подключен буфер FIFO. <...> В идеале все блоки памяти должны П остроение буферов памяти типа FIFO емкостью свыше 32 слов данных в большинстве случаев требует быть объявлены <...>