схемотехника проектирование 137 Верификация на SystemVerilog — BFM на основе UVM RAL Алексей ХАЙЛОВ alexey.khaylov@overhitech.com С ростом сложности схемотехники современных ПЛИС и СБИС осуществление полноценной функциональной верификации RTL-кода стало необходимым условием любой разработки. <...> Сегодня существует уже достаточно большое количество книг и публикаций на тему верификации RTL-кода по методологии UVM, но при переходе от теоретического изучения методологии UVM к ее практическому применению перед разработчиками часто встает вопрос, как правильно реализовать требуемую функцию, отличающуюся от примеров из книг? <...> Введение Появление универсальных методологий верификации, таких как UVM [1], позволило повсеместно внедрить лучшие практики ведущих компаний отрасли. <...> Унификация подходов к верификации предоставила возможность распространять получаемый каждым отдельным разработчиком опыт на множество схожих задач, пополняя тем самым общую копилку знаний всего сообщества инженеров. <...> При переходе от теоретического изучения методологии UVM к ее применению на практике перед разработчиками часто встает вопрос, как правильно реализовать требуемую им функцию, отличающуюся от примеров из книг? <...> Большинство примеров, приводимых в литературе, сводится к реализации мастера (Bus Master) того или иного интерфейса. <...> Однако в реальной жизни объект тестирования (DUT) не всегда является пассивным устройством. <...> Зачастую он сам способен формировать транзакции на том или ином интерфейсе. <...> Более того, его поведение непосредственно зависит от того, какой ответ на эти транзакции будет предоставлен внешней средой. <...> В таком случае в рамках верификационного окружения требуется разработать агент интерфейса, являющийся ведомым (Bus Slave). <...> Возвращаемые таким агентом данные должны определяться функциональной моделью, подключенной к данному интерфейсу аппаратуры (BFM). <...> Такие агенты принято называть Reactive Slave или Responder. <...> Однако в приводимых там примерах модель <...>